技術(shù)領(lǐng)域

本發(fā)明涉及偏壓生成電路和具有該偏壓生成電路的差動電路，所述偏壓生成電路用于生成向流過可變的偏流的差動電路的電流源供給的偏壓。

背景技術(shù)：

在專利文獻1中公開了這樣的偏置電路：其調(diào)整施加到恒流型負載MOSFET的柵極的偏壓，以使得即使差動電路的偏流發(fā)生變化，構(gòu)成差動電路的輸入差動MOSFET也不會變成非飽和。

現(xiàn)有技術(shù)文獻

專利文獻1：日本特開平7-212185號公報

但是，在差動電路具有串疊（cascode）級的情況下，當(dāng)改變差動電路的偏流時，構(gòu)成差動電路的各晶體管的動作電壓的余量（margin）會降低，因此，有時難以充分發(fā)揮差動電路的功能。例如，隨著所述余量降低，有時難以確保用于使構(gòu)成差動電路的各晶體管在飽和區(qū)域工作的工作點，并且難以確保差動電路的輸出電壓范圍。

技術(shù)實現(xiàn)要素：

因此，本發(fā)明的目的在于提供一種能夠充分發(fā)揮具有串疊級的差動電路的功能的偏壓生成電路以及具備該偏壓生成電路的差動電路。

為了達成上述目的，本發(fā)明提供一種偏壓生成電路以及具有該偏壓生成電路的差動電路，

所述偏壓生成電路用于生成向流過可變的偏流的差動電路的電流源供給的偏壓，其特征在于，該偏壓生成電路具備：

第一電流源，其一端連接于第一電源；

二極管接法的第一晶體管，其連接于所述第一電流源的另一端；

第二晶體管，其連接于所述第一晶體管與第二電源之間，并具有與所述第一晶體管的控制電極連接的控制電極；

第二電流源，其一端連接于所述第一電源；

第三晶體管，其連接于所述第二電流源的另一端；

第四晶體管，其連接于所述第三晶體管與所述第二電源之間，并具有與所述第二電流源連接的控制電極；

第一輸出點，其連接于所述第一晶體管的控制電極與所述第三晶體管的控制電極，用于輸出第一偏壓；

第二輸出點，其連接于所述第四晶體管的控制電極與所述第二電流源，用于輸出第二偏壓；以及

偏壓調(diào)整電路，其用于根據(jù)控制輸入來調(diào)整所述第一偏壓。

為了達成所述目的，本發(fā)明提供一種偏壓生成電路以及具有該偏壓生成電路的差動電路，

所述偏壓生成電路用于生成向流過可變的偏流的差動電路的電流源供給的偏壓，其特征在于，該偏壓生成電路具備：

電流源，其一端連接于第一電源；

電阻，其一端連接于所述第一電流源的另一端；

第一晶體管，其一端連接于所述電阻的另一端；

第二晶體管，其一端連接于所述第一晶體管的另一端，該第二晶體管的另一端連接于第二電源；

第一輸出點，其連接于所述電阻的一端與所述第一晶體管的控制電極，用于輸出第一偏壓；

第二輸出點，其連接于所述電阻的另一端與所述第二晶體管的控制電極，用于輸出第二偏壓；以及

偏壓調(diào)整電路，其用于根據(jù)控制輸入來調(diào)整所述第一偏壓和所述第二偏壓。

根據(jù)本發(fā)明，能夠充分發(fā)揮具有串疊級的差動電路的功能。

附圖說明

圖1是作為差動電路的一例的運算放大器的一個構(gòu)成例。

圖2是作為差動電路的一例的運算放大器的一個構(gòu)成例。

圖3是運算放大器的偏壓生成電路的一個構(gòu)成例。

圖4是運算放大器的偏壓生成電路的一個構(gòu)成例。

圖5是運算放大器的偏壓生成電路的一個構(gòu)成例。

圖6是運算放大器的偏壓生成電路的一個構(gòu)成例。

符號說明

1～4：偏置電路（偏壓生成電路的示例）

11、13：偏流源

12、15：差動輸入對

14、17：差動輸入電路

16、19：差動輸出電路

18、22：NMOS串疊式電流源

20、21：PMOS串疊式電流源

31、32、41、42、51、52、61、62：電流源

70：控制部

91～98：串疊電路

101、102：運算放大器

具體實施方式

下面，根據(jù)附圖對本發(fā)明的實施方式進行說明。另外，在各圖中，柵極帶有圓圈標(biāo)記的晶體管表示P溝道型MOSFET，柵極沒有帶圓圈標(biāo)記的晶體管表示N溝道型MOSFET。

圖1是作為差動電路的一例的運算放大器101的構(gòu)成圖。運算放大器101是差動輸入-差動輸出型的折疊（folded）式運算放大電路，其集成于包含CMOS工藝（CMOSprocess）的半導(dǎo)體集成電路。運算放大器101是流過電流值可變的偏流Ia的差動電路。運算放大器101具備P溝道型的差動輸入電路14和與差動輸入電路14連接的差動輸出電路16。

差動輸入電路14具備：由晶體管M51和M52構(gòu)成的偏流源11；以及由一對晶體管M53和M54構(gòu)成的差動輸入對12。正極側(cè)（高電位側(cè)）的電源電壓VCC被輸入到偏流源11，偏流源11供給輸入到差動輸入對12的偏流Ia。

偏壓V12被輸入到晶體管M51的柵極，偏壓V11被輸入到晶體管M52的柵極。偏流源11是利用晶體管M51、M52將與偏壓V12、V11相應(yīng)的偏流Ia供給到差動輸入對12的串疊式電流源（cascodecurrentsource）。偏流源11作為利用偏壓V12、V11進行控制的有源負載而串疊連接于差動輸入對12的共用的源極。

晶體管M52是串疊連接在晶體管M51與差動輸入對12之間的串疊元件。通過將偏壓V11輸入到晶體管M52的柵極，能夠增大偏流源11的晶體管M51的輸出阻抗。

另一方面，差動輸入對12連接于運算放大器101的差動輸入端子81、82。晶體管M53的柵極與輸入電壓Va所輸入的非反相輸入端子81連接。晶體管M54的柵極與輸入電壓Vb所輸入的反相輸入端子82連接。晶體管M52與M54的源極彼此連接，并與偏流源11的晶體管M52的漏極連接。差動輸入對12的晶體管M53、M54的漏極與差動輸出電路16的NMOS串疊式電流源18連接。

差動輸出電路16具備P溝道型的PMOS串疊式電流源20和N溝道型的NMOS串疊式電流源18來作為有源負載，所述PMOS串疊式電流源20連接在正極側(cè)（高電位側(cè)）的電源電壓VCC所輸入的端子與運算放大器101的一對差動輸出端子83、84之間，所述NMOS串疊式電流源18連接在負極側(cè)（低電位側(cè)）的電源電壓GND所輸入的端子與運算放大器101的一對差動輸出端子83、84之間。

PMOS串疊式電流源20和NMOS串疊式電流源18分別具有分別由串疊連接的多個串疊元件構(gòu)成的多個串疊電路。PMOS串疊式電流源20具有：由晶體管M55和M58構(gòu)成的串疊電路91；以及由晶體管M56和M57構(gòu)成的串疊電路92。NMOS串疊式電流源18具有：由晶體管M60和M61構(gòu)成的串疊電路93；以及由晶體管M59和M62構(gòu)成的串疊電路94。

串疊電路91連接在電源電壓VCC所輸入的端子與運算放大器101的差動輸出端子83之間，并向差動輸出端子83供給輸出電流Ib。偏壓V12’被輸入到晶體管M55的柵極，偏壓V11’被輸入到晶體管M58的柵極。串疊電路91是利用晶體管M55、M58將與偏壓V12’、V11’相應(yīng)的輸出電流Ib供給到差動輸出端子83的串疊式電流源。串疊電路91作為利用偏壓V12’、V11’進行控制的有源負載而串疊連接于差動輸出端子83。

晶體管M58是串疊連接在晶體管M55與差動輸出端子83之間的串疊元件，通過將偏壓V11’輸入到晶體管M58的柵極，能夠增大串疊電路91的晶體管M55的輸出阻抗。

串疊電路92連接在電源電壓VCC所輸入的端子與運算放大器101的差動輸出端子84之間，并向差動輸出端子84供給輸出電流Ic。偏壓V12’被輸入到晶體管M56的柵極，偏壓V11’被輸入到晶體管M57的柵極。串疊電路92是利用晶體管M56、M57將與偏壓V12’、V11’相應(yīng)的輸出電流Ic供給到差動輸出端子84的串疊式電流源。串疊電路92作為利用偏壓V12’、V11’進行控制的有源負載而串疊連接于差動輸出端子84。

晶體管M57是串疊連接在晶體管M56與差動輸出端子84之間的串疊元件。通過將偏壓V11’輸入到晶體管M57的柵極，能夠增大串疊電路92的晶體管M56的輸出阻抗。

串疊電路93連接在電源電壓GND所輸入的端子與運算放大器101的差動輸出端子83之間，并向差動輸出端子83供給輸出電流Id。偏壓V22’被輸入到晶體管M61的柵極，偏壓V21’被輸入到晶體管M60的柵極。串疊電路93是利用晶體管M61、M60將與偏壓V22’、V21’相應(yīng)的輸出電流Id供給到差動輸出端子83的串疊式電流源。串疊電路93作為利用偏壓V22’、V21’進行控制的有源負載而串疊連接于差動輸出端子83。

晶體管M60是串疊連接在晶體管M61與差動輸出端子83之間的串疊元件。通過將偏壓V21’輸入到晶體管M60的柵極，能夠增大串疊電路93的晶體管M61的輸出阻抗。

晶體管M61的漏極連接于晶體管M53的漏極以及晶體管M60的源極。用于流過電流Id的偏壓V22’被供給到晶體管M61的柵極-源極之間，所述電流Id是從偏流源11供給的恒流Ia被差動輸入對12分割而得到的電流和從串疊電路91供給的電流的合起來的電流。恒流Ia被按構(gòu)成差動輸入對12的晶體管M53和M54的電流能力比（個數(shù)比）分割，例如在1：1的情況下，分割成一半。

串疊電路94連接在電源電壓GND所輸入的端子與運算放大器101的差動輸出端子84之間，并向差動輸出端子84供給輸出電流Ie。偏壓V22’被輸入到晶體管M62的柵極，偏壓V21’被輸入到晶體管M59的柵極。串疊電路94是利用晶體管M62、M59將與偏壓V22’、V21’相應(yīng)的輸出電流Ie供給到差動輸出端子84的串疊式電流源。串疊電路94作為利用偏壓V22’、V21’進行控制的有源負載而串疊連接于差動輸出端子84。

晶體管M59是串疊連接在晶體管M62與差動輸出端子84之間的串疊元件。通過將偏壓V21’輸入到晶體管M59的柵極，能夠增大串疊電路94的晶體管M62的輸出阻抗。

晶體管M62的漏極連接于晶體管M54的漏極以及晶體管M59的源極。用于流過電流Ie的偏壓V22’被供給到晶體管M62的柵極-源極之間，所述電流Ie是從偏流源11供給的恒流Ia被差動輸入對12分割而得到的電流和從串疊電路92供給的電流的合起來的電流。恒流Ia被按構(gòu)成差動輸入對12的晶體管M53和M54的電流能力比（個數(shù)比）分割，例如在1：1的情況下，分割成一半。

另一方面，圖2是作為差動電路的第二示例的運算放大器102的構(gòu)成圖。運算放大器102是流過電流值可變的偏流If的差動電路。運算放大器102具備：N溝道型的差動輸入電路17；以及與差動輸入電路17連接的差動輸出電路19。如圖明確示出的那樣，圖2的運算放大器102是相對于圖1的運算放大器101上下顛倒的電路結(jié)構(gòu)，因此，以下簡略進行說明。

偏流源13是利用晶體管M71、M72將與偏壓V22、V21相應(yīng)的偏流If供給到差動輸入對15的串疊式電流源。偏流源13作為利用偏壓V22、V21進行控制的有源負載而串疊連接于差動輸入對15的共用的源極。差動輸入對15與運算放大器102的差動輸入端子85、86連接。

差動輸出電路19中，作為有源負載而具備：具有串疊電路95、96的PMOS串疊式電流源21；和具有串疊電路97、98的NMOS串疊式電流源22。

串疊電路95是利用晶體管M75、M78將與偏壓V12’、V11’相應(yīng)的輸出電流Ig供給到差動輸出端子87的串疊式電流源。串疊電路96是利用晶體管M76、M77將與偏壓V12’、V11’相應(yīng)的輸出電流Ih供給到差動輸出端子88的串疊式電流源。串疊電路95、96作為利用偏壓V12’、V11’進行控制的有源負載而串疊連接于差動輸出端子87、88。

串疊電路97是利用晶體管M81、M80將與偏壓V22’、V21’相應(yīng)的輸出電流Ii供給到差動輸出端子87的串疊式電流源。串疊電路98是利用晶體管M82、M79將與偏壓V2’、V21’相應(yīng)的輸出電流Ij供給到差動輸出端子88的串疊式電流源。串疊電路97、98作為利用偏壓V22’、V21’進行控制的有源負載而串疊連接于差動輸出端子87、88。

圖3是能夠生成偏壓V11、V11’、V12、V12’的偏置電路1。偏置電路1可以構(gòu)成為圖1、圖2的運算放大器101、102的內(nèi)部電路，也可以構(gòu)成為運算放大器101、102的外部電路。偏置電路1具備：第一電流源31、第一晶體管M11、第二晶體管M12、第二電流源32、第三晶體管M13、第四晶體管M14、第一節(jié)點N11以及第二節(jié)點N12。

電流源31的低電位側(cè)的端部連接于電源電壓GND，生成用于將偏壓V11（也可以是偏壓V11’）設(shè)定成預(yù)定的電壓值的偏流I1。

晶體管M11具有通過節(jié)點N13而與電流源31的高電位側(cè)的端部連接的漏極來作為第一主電極，并具有通過節(jié)點N14而與晶體管M12的漏極連接的源極來作為第二主電極，并且具有與節(jié)點N13連接的柵極作為控制電極。即，晶體管M11為二極管接法（diode-connected）。

晶體管M12連接在晶體管M11的源極與電源電壓VCC之間，并具有與晶體管M11的柵極連接的柵極作為控制電極。

電流源32的低電位側(cè)的端部連接于電源電壓GND，生成用于將偏壓V12（也可以是偏壓V12’）設(shè)定成預(yù)定的電壓值的偏流I2。

晶體管M13具有通過節(jié)點N12而與電流源32的高電位側(cè)的端部連接的漏極來作為第一主電極，并具有與晶體管M14的漏極連接的源極來作為第二主電極，并且具有與晶體管M11的柵極連接的柵極作為控制電極。

晶體管M14連接在晶體管M13的源極與電源電壓VCC之間，并具有通過節(jié)點N12而與電流源32的高電位側(cè)的端部連接的柵極來作為控制電極。

節(jié)點N11連接于晶體管M11的柵極以及晶體管M13的柵極，是輸出偏壓V11、V11’的第一輸出點。節(jié)點N12連接于晶體管M14的柵極以及電流源32的高電位側(cè)的端部，是輸出偏壓V12、V12’的第二輸出點。

另一方面，圖4是能夠生成偏壓V21、V21’、V22、V22’的偏置電路2。偏置電路2可以構(gòu)成為圖1、圖2的運算放大器101、102的內(nèi)部電路，也可以構(gòu)成為運算放大器101、102的外部電路。偏置電路2具備：第一電流源41、第一晶體管M21、第二晶體管M22、第二電流源42、第三晶體管M23、第四晶體管M24、第一節(jié)點N21以及第二節(jié)點N22。

電流源41的高電位側(cè)的端部連接于電源電壓VCC，生成用于將偏壓V21（也可以是偏壓V21’）設(shè)定成預(yù)定的電壓值的偏流I1。通過電流源41生成的偏流I1的電流值與由電流源31（參照圖3）生成的偏流I1的電流值可以相同也可以不同。

晶體管M21具有通過節(jié)點N23而與電流源41的低電位側(cè)的端部連接的漏極來作為第一主電極，并具有通過節(jié)點N24而與晶體管M22的漏極連接的源極來作為第二主電極，并且具有與節(jié)點N23連接的柵極作為控制電極。即，晶體管M21為二極管接法。

晶體管M22連接在晶體管M21的源極與電源電壓GND之間，并具有與晶體管M21的柵極連接的柵極作為控制電極。

電流源42的高電位側(cè)的端部連接于電源電壓VCC，生成用于將偏壓V22（也可以是偏壓V22’）設(shè)定成預(yù)定的電壓值的偏流I2。通過電流源42生成的偏流I2的電流值與由電流源32（參照圖3）生成的偏流I2的電流值可以相同也可以不同。

晶體管M23具有通過節(jié)點N22而與電流源42的低電位側(cè)的端部連接的漏極來作為第一主電極，并具有與晶體管M24的漏極連接的源極來作為第二主電極，并且具有與晶體管M21的柵極連接的柵極作為控制電極。

晶體管M24連接在晶體管M23的源極與電源電壓GND之間，并具有通過節(jié)點N22而與電流源42的低電位側(cè)的端部連接的柵極來作為控制電極。

節(jié)點N21連接于晶體管M21的柵極以及晶體管M23的柵極，是輸出偏壓V21、V21’的第一輸出點。節(jié)點N22連接于晶體管M24的柵極以及電流源42的低電位側(cè)的端部，是輸出偏壓V22、V22’的第二輸出點。

因此，根據(jù)圖3的偏置電路1，偏壓V11、V11’的電壓值能夠根據(jù)電流源31所生成的偏流I1的電流值來設(shè)定。另外，偏壓V12、V12’的電壓值能夠根據(jù)電流源32所生成的偏流I2的電流值來設(shè)定。另外，根據(jù)圖4的偏置電路2，偏壓V21、V21’的電壓值能夠根據(jù)電流源41所生成的偏流I1的電流值來設(shè)定。另外，偏壓V22、V22’的電壓值能夠根據(jù)由電流源42所生成的偏流I2的電流值來設(shè)定。

這樣的話，電流源31、32、41、42，通過根據(jù)運算放大器101（也可以是運算放大器102）的動作模式來對偏流I1、I2的電流值向增加方向或者減少方向進行調(diào)整，能夠使偏流Ia、If以及輸出電流Ib～Ie、Ig～Ij（參照圖1、圖2）變化成與所述動作模式相適合的電流值。另外，通過偏流Ia、If以及輸出電流Ib～Ie、Ig～Ij的電流值的增減，例如，能夠使運算放大器101、102的頻率特性變化成所希望的特性。另外，通過減小偏流I1、I2，能夠降低偏置電路1、2的消耗電流。其結(jié)果是，偏流Ia、If以及輸出電流Ib～Ie、Ig～Ij減小，因此，能夠降低運算放大器101、102的消耗電流。

另外，當(dāng)偏流I1、I2增減時，供給到構(gòu)成運算放大器101、102的各晶體管的偏壓發(fā)生變化，因此，所述各晶體管的動作點變更。其結(jié)果是，例如，供給到串疊元件M52、M58、M57、M59、M60、M72、M78、M77、M79、M80的柵極的偏壓V11、V11’、V21、V21’可能偏離最佳值。

因此，圖3的偏置電路1中，作為根據(jù)從控制部70供給的控制輸入C1來調(diào)整供給到串疊元件M52、M57、M58、M77、M78的柵極的偏壓V11、V11’的偏壓調(diào)整電路，而具有晶體管M15。另外，圖4的偏置電路2中，作為根據(jù)從控制部70供給的控制輸入C2來調(diào)整供給到串疊元件M59、M60、M72、M79、M80的柵極的偏壓V21、V21’的偏壓調(diào)整電路，而具有晶體管M25。

在圖3的情況下，控制部70，例如是根據(jù)設(shè)定于寄存器的運算放大器101的動作模式來對晶體管M15的柵極輸出控制輸入C1的控制電路?？刂戚斎隒1根據(jù)運算放大器101的偏流Ia的電流值的變化而進行切換。控制部70例如在運算放大器101的動作模式為能夠降低偏流Ia的模式的時候，通過使偏流I1、I2減少來降低偏流Ia，并且根據(jù)控制輸入C1使晶體管M15截止?？刂撇?0，通過根據(jù)控制輸入C1而使晶體管M15截止，能夠?qū)⑵珘篤11、V11’的電壓值微調(diào)成比晶體管M15導(dǎo)通時要低的值。由此，即使偏壓V11、V11’的電壓值由于偏流I1、I2的減少而上升，也能夠抵消其上升量。

晶體管M15是根據(jù)控制輸入C1而將與晶體管M11的源極和晶體管M12的漏極連接的節(jié)點N14短路連接到電源電壓VCC的短路電路。晶體管M15是具有與節(jié)點N14連接的漏極來作為第一主電極，并具有與電源電壓VCC連接的源極來作為第二主電極的開關(guān)元件。

另一方面，在圖4的情況下，控制部70，例如是根據(jù)設(shè)定于寄存器的運算放大器102的動作模式來對晶體管M25的柵極輸出控制輸入C2的控制電路?？刂戚斎隒2根據(jù)運算放大器102的偏流If的電流值的變化而進行切換?？刂撇?0例如在運算放大器102的動作模式為能夠降低偏流If的模式的時候，通過使偏流I1、I2減少來降低偏流If，并且根據(jù)控制輸入C2使晶體管M25截止?？刂撇?0，通過根據(jù)控制輸入C2而使晶體管M25截止，能夠?qū)⑵珘篤21、V21’的電壓值微調(diào)成比晶體管M25導(dǎo)通時要高的值。由此，即使偏壓V21、V21’的電壓值由于偏流I1、I2的減少而降低，也能夠抵消其降低量。

晶體管M25是根據(jù)控制輸入C2而將與晶體管M21的源極和晶體管M22的漏極連接的節(jié)點N24短路連接到電源電壓GND的短路電路。晶體管M25是具有與節(jié)點N24連接的漏極來作為第一主電極，并具有與電源電壓GND連接的源極來作為第二主電極的開關(guān)元件。

例如，在圖4中，當(dāng)由于偏流I1的減小，偏壓V21、V21’降低，晶體管M24的漏極-源極間電壓降低時，晶體管M24的動作電壓余量降低，因此，可能產(chǎn)生晶體管M24在三極管區(qū)域動作、輸出電阻變低的現(xiàn)象。反之，當(dāng)由于偏流I1的上升，偏壓V21、V21’上升時，晶體管M23的動作電壓余量減小，因此，可能產(chǎn)生運算放大器102的輸出電壓范圍變窄的現(xiàn)象。這些現(xiàn)象會導(dǎo)致運算放大器102的輸出電阻和增益的降低，因此，難以充分發(fā)揮運算放大器102的所希望的運算放大功能。

但是，根據(jù)圖3、圖4的偏置電路1、2，通過晶體管M15、M25，能夠調(diào)整供給到串疊元件M52、M58、M57、M59、M60、M72、M78、M77、M79、M80的柵極的偏壓V11、V11’、V21、V21’。因此，能夠使構(gòu)成運算放大器101、102的各晶體管在飽和區(qū)域動作，因此，能夠使運算放大器101、102充分發(fā)揮所希望的運算放大功能。

接下來，對偏壓生成電路的其他示例進行說明。

圖5是能夠生成偏壓V11、V11’、V12、V12’的偏置電路3。偏置電路3可以構(gòu)成為運算放大器101、102的內(nèi)部電路，也可以構(gòu)成為運算放大器101、102的外部電路。偏置電路3具備：電流源51、電阻R31、第一晶體管M31、第二晶體管M32、第一節(jié)點N33、第二節(jié)點N24以及電流源52。

電流源51的低電位側(cè)的端部連接于電源電壓GND，生成用于將偏壓V11、V12（也可以是偏壓V11’、V12’）設(shè)定成預(yù)定的電壓值的偏流I1。

電阻R31是低電位側(cè)的端部通過節(jié)點N33而連接于電流源51的高電位側(cè)的端部的固定電阻。

晶體管M31具有通過節(jié)點N34而與電阻R31的高電位側(cè)的端部連接的漏極來作為第一主電極，并具有通過節(jié)點N35而與晶體管M32的漏極連接的源極來作為第二主電極，并且具有與節(jié)點N33連接的柵極作為控制電極。

晶體管M32具有通過節(jié)點N35而與晶體管M31的源極連接的漏極來作為第一主電極，并具有與電源電壓VCC連接的源極來作為第二主電極，并具有與節(jié)點N34連接的柵極來作為控制電極。

節(jié)點N31連接于晶體管M41的柵極以及節(jié)點N33，是輸出偏壓V11、V11’的第一輸出點。節(jié)點N32連接于晶體管M32的柵極以及節(jié)點N34，是輸出偏壓V12、V12’的第二輸出點。

電流源52是根據(jù)從控制部70供給的控制輸入C3來調(diào)整偏壓V11、V11’、V12、V12’的偏壓調(diào)整電路。在圖5的情況下，電流源52是根據(jù)控制輸入C3而與節(jié)點N35連接的電流源電路。在電流源52與節(jié)點N35連接時，由電流源52生成的偏流I2被施加于節(jié)點N35。

另一方面，圖6是能夠生成偏壓V21、V21’、V22、V22’的偏置電路4。偏置電路4可以構(gòu)成為運算放大器101、102的內(nèi)部電路，也可以構(gòu)成為運算放大器101、102的外部電路。偏置電路4具備：電流源61、電阻R41、第一晶體管M41、第二晶體管M42、第一節(jié)點N43、第二節(jié)點N44以及電流源62。

電流源61的高電位側(cè)的端部連接于電源電壓VCC，生成用于將偏壓V21、V22（也可以是偏壓V21’、V22’）設(shè)定成預(yù)定的電壓值的偏流I1。

電阻R41是高電位側(cè)的端部通過節(jié)點N43而連接于電流源61的低電位側(cè)的端部的固定電阻。

晶體管M41具有通過節(jié)點N44而與電阻R31的低電位側(cè)的端部連接的漏極來作為第一主電極，并具有通過節(jié)點N45而與晶體管M42的漏極連接的源極來作為第二主電極，并且具有與節(jié)點N43連接的柵極作為控制電極。

晶體管M42具有通過節(jié)點N45而與晶體管M41的源極連接的漏極來作為第一主電極，并具有與電源電壓GND連接的源極來作為第二主電極，并具有與節(jié)點N44連接的柵極來作為控制電極。

節(jié)點N41連接于晶體管M41的柵極以及節(jié)點N43，是輸出偏壓V21、V21’的第一輸出點。節(jié)點N42連接于晶體管M42的柵極以及節(jié)點N44，是輸出偏壓V22、V22’的第二輸出點。

電流源62是根據(jù)從控制部70供給的控制輸入C4來調(diào)整偏壓V21、V21’、V22、V22’的偏壓調(diào)整電路。在圖6的情況下，電流源62是根據(jù)控制輸入C4而與節(jié)點N45連接的電流源電路。在電流源62與節(jié)點N45連接時，由電流源62生成的偏流I2被施加于節(jié)點N45。

因此，根據(jù)圖5的偏置電路3，偏壓V11、V11’、V12、V12’的電壓值能夠根據(jù)偏流I1、I2的電流值來設(shè)定。即，偏壓V12、V12’能夠根據(jù)偏流I1和I2之和來設(shè)定，偏壓V11、V11’能夠根據(jù)偏流I1與電阻R31之積、以及偏壓V12、V12’之和來設(shè)定。另外，根據(jù)圖6的偏置電路4，偏壓V21、V21’、V22、V22’的電壓值能夠根據(jù)偏流I1、I2的電流值來設(shè)定。即，偏壓V22、V22’能夠根據(jù)偏流I1和I2之和來設(shè)定，偏壓V21、V21’能夠根據(jù)偏流I1與電阻R41之積、以及偏壓V22、V22’之和來設(shè)定。

這樣的話，控制部70通過根據(jù)運算放大器101（也可以是運算放大器102）的動作模式來切換節(jié)點N35、N45與偏流I2的連接的有無，能夠使偏流Ia、If以及輸出電流Ib～Ie、Ig～Ij（參照圖1、圖2）變化成與所述動作模式相適合的電流值。另外，通過偏流Ia、If以及輸出電流Ib～Ie、Ig～Ij的電流值的增減，例如，能夠使運算放大器101、102的頻率特性變化成所希望的特性。另外，通過減小偏流I1、I2，能夠降低偏置電路1、2的消耗電流。其結(jié)果是，偏流Ia、If以及輸出電流Ib～Ie、Ig～Ij減小，因此，能夠降低運算放大器101、102的消耗電流。

在圖5的情況下，控制部70，例如是根據(jù)設(shè)定于寄存器的運算放大器101的動作模式來對電流源52的控制輸入部輸出控制輸入C3的控制電路。控制輸入C3根據(jù)運算放大器101的偏流Ia的電流值的變化而進行切換?？刂撇?0例如在運算放大器101的動作模式為能夠降低偏流Ia的模式的時候，通過根據(jù)控制輸入C3使偏流I2與節(jié)點N35不連接，來降低偏流Ia?？刂撇?0，通過根據(jù)控制輸入C3使偏流I2與節(jié)點N35不連接，能夠?qū)⑵珘篤12、V12’、V11、V11’的電壓值微調(diào)成比偏流I2與節(jié)點N35連接時要高的值。

另一方面，在圖6的情況下，控制部70，例如是根據(jù)設(shè)定于寄存器的運算放大器102的動作模式來對電流源62的控制輸入部輸出控制輸入C4的控制電路?？刂戚斎隒4根據(jù)運算放大器102的偏流If的電流值的變化而進行切換?？刂撇?0例如在運算放大器102的動作模式為能夠降低偏流If的模式的時候，通過根據(jù)控制輸入C4使偏流I2與節(jié)點N45不連接，來降低偏流If?？刂撇?0，通過根據(jù)控制輸入C4使偏流I2與節(jié)點N45不連接，能夠?qū)⑵珘篤21、V21’、V22、V22’的電壓值微調(diào)成比偏流I2與節(jié)點N45連接時要低的值。

因此，根據(jù)圖5、圖6的偏置電路3、4，能夠通過電流源52、62來調(diào)整偏壓V11、V11’、V12、V12’、V21、V21’、V22、V22’。因此，能夠使運算放大器101、102充分發(fā)揮所希望的運算放大功能。

以上，對本發(fā)明的優(yōu)選的實施例進行了詳細說明，但是本發(fā)明并不限定于上述實施例，能夠在不脫離本發(fā)明的范圍的情況下對上述實施例進行各種變形、組合、改良和置換等。

例如，在圖1中，晶體管M55、M56的柵極也可以連接于晶體管M51的柵極。另外，晶體管M57、M58的柵極也可以連接于晶體管M52的柵極。另外，在圖2中，晶體管M81、M82的柵極也可以連接于晶體管M71的柵極。此外，晶體管M79、M80的柵極也可以連接于晶體管M72的柵極。

此外，作為差動電路的一例，例示了差動輸入-差動輸出型的折疊式運算放大電路，但是本發(fā)明并不限定于該結(jié)構(gòu)。例如，本發(fā)明也可以是差動輸入-單端（singleend）輸出型的折疊式運算放大電路。

例如，在圖1中，通過將晶體管M58與M60的連接點連接于晶體管M55的柵極，來構(gòu)成電流鏡電路。由此，從輸出端子84輸出單端輸出Vd。另外，通過將晶體管M57與M59的連接點連接于晶體管M56的柵極，來構(gòu)成電流鏡電路。由此，從輸出端子83輸出單端輸出Vc。這些方面在圖2中也是一樣的。

運算放大器101、102例如優(yōu)選使用于AD轉(zhuǎn)換器內(nèi)的ΔΣ調(diào)制器的積分器。在該情況下，以偏流Ia、If根據(jù)AD轉(zhuǎn)換速度（AD轉(zhuǎn)換器的動作模式的一例）而增減為宜?？刂撇?0，在AD轉(zhuǎn)換速度快的動作模式時，由于需要提高運算放大器101、102的頻率特性，因此使偏流Ia、If增加。另一方面，控制部70，在AD轉(zhuǎn)換速度慢的動作模式時，為了能夠降低運算放大器101、102的頻率特性，因此，使偏流Ia、If減少。通過偏流Ia、If的減少，能夠抑制AD轉(zhuǎn)換器的消耗電流。